ＳｙｓｔｅｍＶｅｒｉｌｏｇによるＦＰＧＡ／ディジタル回路設計入門
小林和淑／監修 小林和淑／共著 寺澤真一／共著 吉河武文／共著 塩見準／共著 門本淳一郎／共著
発売日：2023年11月
- ページ数
- １８３ｐ
- ISBN
- 978-4-274-23101-8
- 著者情報
- 小林 和淑（コバヤシ カズトシ）
京都工芸繊維大学電気電子工学系教授。博士（工学）（京都大学）
寺澤 真一（テラサワ シンイチ）
京都工芸繊維大学、立命館大学、明石工業高等専門学校非常勤講師
吉河 武文（ヨシカワ タケフミ）
富山県立大学教授。博士（工学）（神戸大学）。経営学修士（ＭＢＡ）（神戸大学）
塩見 準（シオミ ジュン）
大阪大学大学院情報科学研究科准教授。博士（情報学）（京都大学）
門本 淳一郎（カドモト ジュンイチロウ）
東京大学大学院情報理工学系研究科助教。博士（情報理工学）（東京大学）
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商品説明
ＨＤＬは、高い抽象度でハードウェアの動作を記述することを目的に開発されました。本書は、順序同期回路をＳｙｓｔｅｍＶｅｒｉｌｏｇで記述しＬＳＩやＦＰＧＡに実装したい設計者向けに、設計事例をもとに解説しています。
SystemVerilogによる回路設計を実践的に解説
SystemVerilogによるFPGA/ASIC 設計方法を解説する入門書です。
SystemVerilogは、はデジタル回路設計のデファクトスタンダードであるVerilog HDLを拡張した言語で、検証に関する機能が強化されています。Verilog HDLは、ライバルであるVHDLに比べて比較的書きやすい言語といわれています。
本書は、若い技術者や学生向けに最近のSystemVerilogによるデジタル回路設計を解説するものです。FPGAへの実装やデジタル回路自体の基礎からSystemVerilogによるRISC V（リスク ファイブ）設計、Verilog HDLと比較しての注意点など、実践的な内容を解説しています。
※お届け日が変更になりました
11月25日→11月27日
目次
第1章 ハードウェア記述言語による FPGA/ASIC 設計
第2章 FPGA への実装入門
第3章 ディジタル回路入門
第4章 SystemVerliog による順序回路設計
第5章 SystemVerilog による FPGA の設計と実装
第6章 SystemVerilog による ASIC 設計
第7章 SystemVerilogとVerilog HDLの対比と記述の罠
商品詳細
- 出版社名
- オーム社
- サイズ
- ２４ｃｍ
- 対象年齢
- 一般
- フォーマット
- 単行本
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