ＳｙｓｔｅｍＶｅｒｉｌｏｇ入門　設計・仕様・検証のためのハードウェア記述言語

SystemVerilogの最新仕様は，2018年2月21日に規格IEEE Std 1800-2017（以降，LRMと略称）として公開され，実質的にSystemVerilogの時代が到来したと言えます。LRMは多くの研究者，技術者による長年の努力の賜物として完成された1300ページにも及ぶ大作です。一方，LRMは標準規格であるが故に，ハードウェアを設計・検証する技術者の誰もが一度は目を通さなければならない言語仕様書です。然し，その必要性にもかかわらず，LRMは容易に理解できる英文で記述されているとは言えません。
　本書は，誰もがLRMを誤解なく解釈する事ができる様に基礎知識を提供します。即ち，本書は，SystemVerilogの根幹を成す基本機能，及び難解と考えられる機能を重点的，且つ徹底的に解説し，SystemVerilogを実践に適用する際に必要とされる準備を完全に確立します。
　本書は，SystemVerilog全般に関する基礎知識とその応用としてのRTLデザインのモデリングと検証の仕方の解説を含んでいるので，初心者，設計者，及び検証技術者に適しています。特に，データタイプ，クラス，インターフェースクラス，インターフェース，クロッキングブロック，並列処理タイミング制御，プロセス間通信機能，ランダムスティミュラス生成等に関する解説が含まれているので，設計分野だけでなく検証分野に関する知識も習得する事ができる他に類のない資料です。

目次

第1章　概要
1.1 SystemVerilogの歴史
1.2 SystemVerilog概要
　　1.2.1 言語としてのSystemVerilog
　　1.2.2 設計言語としてのSystemVerilog
　　1.2.3 検証言語としてのSystemVerilog
1.3 本書でのシンタックス記述法
1.4 SystemVerilog言語ルール
1.5 コンパイルとエラボレーション
1.6 宣言と定義
1.7 本書の対象者と目的
1.8 本書の構成
1.9 例題に関して
1.10 本書の記法

第2章　設計および検証のためのビルディングブロック
2.1 設計要素
2.2 モジュール
2.3 プログラム
2.4 インターフェース
2.5 チェッカー
2.6 パッケージ
2.7 ゲートとスイッチレベルのモデリング
2.8 primitive
2.9 configuration
2.10 コンパイルユニット.
2.11 `timescaleコンパイラディレクティブ
2.12 ガーベッジコレクション
　　2.12.1 automatic変数
　　2.12.2 static変数

第3章　データタイプ
3.1 データタイプとデータオブジェクト
3.2 logic型
3.3 ネット型
3.4 変数
3.5 ネットと変数
3.6 4-state型
3.7 2-state型
3.8 integralデータタイプ
3.9 real，shortrealとrealtime
3.10 void型
3.11 chandle型
3.12 stringデータタイプ
3.13 イベントデータタイプ
3.14 typedef文
3.15 enumデータタイプ
3.16 定数
3.17 const定数
3.18 castオペレータ
3.19 $castダイナミック型変換
3.20 便利な初期値設定
　　3.20.1 リテラルの拡張
ほか

本の帯に関して

帯つきでの出荷はお約束しておりません。
商品ページに、帯のみに付与される特典物等の表記がある場合でも、確実に帯つきでの出荷はお約束しておりません。
また、帯は商品の一部ではなく「広告扱い」のため、帯の有無・破損による交換や返品は承っておりません。

版・表紙について

版・表紙（カバー）のご指定は承っておりません。ご注文いただくタイミングによっては、お届けする商品の版や表紙が商品ページ上のものとは異なる場合がございます。
また、初版にのみにお付けしている特典（初回特典、初回仕様特典）がある商品は、商品ページに特典の表記がされている場合でも、無くなり次第終了となります。