Ｖｅｒｉｌｏｇ ＨＤＬ ＆ ＶＨＤＬテストベンチ記述の初歩 論理回路の検証で用いるＨＤＬ文法とノウハウ
発売日：2010年10月
- ISBN
- 978-4-7898-3108-6
- 著者情報
- 安岡 貴志（ヤスオカ タカシ）
東京理科大学理工学部数学科卒業。１９９８年、カネボウに入社。ＩＣ事業部に配属。ＨＤＬによる開発に３年間携わる。２００２年、ＨＤＬ設計コンサルティング会社、エッチ・ディー・ラボに入社。Ｖｅｒｉｌｏｇ ＨＤＬ、ＶＨＤＬ、ＳｙｓｔｅｍＣなどによる開発に従事するほか、同社トレーニング事業の講師を務める。２００８年、同社を退社。現在はＨＤＬ設計の経験を活かし、アルゴリズム・レベルからＡＳＩＣ開発を行っている
セブン-イレブン受取り(送料無料)
発送目安
発売日（発売日以降は当日）～2日で発送
宅配（送料¥550税込）
発送目安
発売日（発売日以降は当日）～2日で発送
交通状況・天候の影響や注文が集中した場合等、お届けにお時間をいただく場合がございます。
商品説明
本シリーズでは、技術のボーダレス化が進む時代の設計・開発手法やデバイス要素技術、システム構築技術について、ていねいに解説します。
目次
第１部 テストベンチの基本（検証の重要性とテストベンチ
組み合わせ回路のためのテストベンチ ほか）
第２部 テストベンチの文法（遅延の記述方法
標準出力の記述方法 ほか）
第３部 検証のテクニック（テスト・パターンの検討
ランダム検証 ほか）
Ａｐｐｅｎｄｉｘ（テストベンチ記述のためのＶｅｒｉｌｏｇ ＨＤＬ文法リファレンス
テストベンチ記述のためのＶＨＤＬ文法リファレンス）
商品詳細
- シリーズ名
- デザインウェーブムック
- 出版社名
- ＣＱ出版
- 対象年齢
- 一般
- フォーマット
- ムック
注意事項
- 本の帯に関して
- 帯つきでの出荷はお約束しておりません。
商品ページに、帯のみに付与される特典物等の表記がある場合でも、確実に帯つきでの出荷はお約束しておりません。
また、帯は商品の一部ではなく「広告扱い」のため、帯の有無・破損による交換や返品は承っておりません。 - 版・表紙について
- 版・表紙（カバー）のご指定は承っておりません。ご注文いただくタイミングによっては、お届けする商品の版や表紙が商品ページ上のものとは異なる場合がございます。
また、初版にのみにお付けしている特典（初回特典、初回仕様特典）がある商品は、商品ページに特典の表記がされている場合でも、無くなり次第終了となります。
