ＳｙｓｔｅｍＶｅｒｉｌｏｇ設計スタートアップ　ＶｅｒｉｌｏｇからＳｙｓｔｅｍＶｅｒｉｌｏｇへステップアップするための第一歩

システムＬＳＩやＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ　ｓｐｅｃｉｆｉｃ　ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）、ＦＰＧＡ（ｆｉｅｌｄ　ｐｒｏｇｒａｍｍａｂｌｅ　ｇａｔｅ　ａｒｒａｙ）といったディジタルＬＳＩの設計に欠かせないハードウェア記述言語（ＨＤＬ）の業界標準として、Ｖｅｒｉｌｏｇ　ＨＤＬが広く利用されている。このＶｅｒｉｌｏｇ　ＨＤＬをベースに、設計、検証、モデリングの各機能を強化した言語がＳｙｓｔｅｍＶｅｒｉｌｏｇ（ＩＥＥＥ　１８００）である。具体的には、構文を改良して記述量を削減しやすくなった。また、アサーションや制約付きランダム・テスト生成といった大規模ＬＳＩの検証に必要な機能が追加された。本書では、ＳｙｓｔｅｍＶｅｒｉｌｏｇの構文やＶｅｒｉｌｏｇ　ＨＤＬとの違い、実際のサンプル記述、シミュレータを利用した設計・検証の手順などについて解説する。

目次

第１部　ＳｙｓｔｅｍＶｅｒｉｌｏｇイントロダクション編
第２部　ＳｙｓｔｅｍＶｅｒｉｌｏｇ構文編
第３部　ＳｙｓｔｅｍＶｅｒｉｌｏｇアサーション編
第４部　ＳｙｓｔｅｍＶｅｒｉｌｏｇシミュレーション演習編
第５部　ＳｙｓｔｅｍＶｅｒｉｌｏｇモデリング編
第６部　Ｖｅｒｉｆｉｃａｔｉｏｎ　Ｍｅｔｈｏｄｏｌｏｇｙ　Ｍａｎｕａｌ（ＶＭＭ）活用編

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