ＳｙｓｔｅｍＶｅｒｉｌｏｇによるＬＳＩ設計

ＳｙｓｔｅｍＶｅｒｉｌｏｇは、Ｖｅｒｉｌｏｇ　ＨＤＬを新たに大幅に機能強化したものであり、デザイン、テストベンチ、形式的検証、Ｃ言語ベースＡＰＩが大幅に機能拡張されている。これらの拡張機能は、設計者、検証エンジニア、アーキテクトに重要な新機能を提供し、異なるプロジェクトメンバ間でのチームワークと連携の改善を可能にする。ＳｙｓｔｅｍＶｅｒｉｌｏｇベースのＥＤＡツールを採用した開発チームでは、生産性が向上し、短期間で高品質な設計が可能になる。本書は、ＳｙｓｔｅｍＶｅｒｉｌｏｇと将来のハードウェア設計言語の学習を始めるための絶好の書籍である。

チップ開発時間の大幅短縮を実現するＳｙｓｔｅｍＶｅｒｉｌｏｇの世界初の入門的な書。ＬＳＩ設計技術者・検証技術者の必読書。

目次

第１章　ＳｙｓｔｅｍＶｅｒｉｌｏｇ概要
第２章　ＳｙｓｔｅｍＶｅｒｉｌｏｇのリテラル値と組み込みデータ型
第３章　ＳｙｓｔｅｍＶｅｒｉｌｏｇのユーザ定義型と列挙型
第４章　ＳｙｓｔｅｍＶｅｒｉｌｏｇの配列、構造体、共用体
第５章　ＳｙｓｔｅｍＶｅｒｉｌｏｇの手続き的ブロック、タスク、ファンクション
第６章　ＳｙｓｔｅｍＶｅｒｉｌｏｇの手続き文
第７章　ＳｙｓｔｅｍＶｅｒｉｌｏｇによるステートマシンのモデリング
第８章　ＳｙｓｔｅｍＶｅｒｉｌｏｇの設計階層
第９章　ＳｙｓｔｅｍＶｅｒｉｌｏｇインタフェース
第１０章　ＳｙｓｔｅｍＶｅｒｉｌｏｇによる設計例
第１１章　動作デモリングとトランザクションレベル・モデリング

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